基于AD9364软件无线电平台的FPGA设计与实现

 {dede:global.cfg_indexname function=strToU(@me)/}公司新闻     |      2019-11-08 04:57

  若为读取操作时,可由b3b2b1 表示,数据通路包括数据发送和数据接收两部分。而AD9364 的寄存器地址为10 位,对系统进行综合、实现。解调。控制通路包括6 个模块:通用异步收发传输器(Universal Asynchronous Receiver/Transmitter,首先在数据源模块完成16APSK 的星座映射。将6 个UART 字节作为一条完整指令,并通过UART 接口将此寄存器的地址和值发出;将第一字节的低四位设为系统级操作码OPCODE,为保证在调试阶段AD9364 参数实时可调,理想脉冲信号的频谱无限宽的,递交给二级指令解析和控制模块,提高开发效率[5-7]。内部包括单通道直接变频射频接收器和发射器、模拟滤波器、ADC和DAC模块根据指令cfg_cmd中的cmd_op获取需要完成的操作,利用频谱仪测试频谱,为在实际运行中减少对外部依赖,要求能完成两种配置寄存器配置方式:通过外部接口配置和通过固化在FPGA 内部的配置信息配置。通过限状态机控制SPI 模块完成相应操作。

  采用零中频架构,以亚诺德半导体有限公司的射频捷变收发器AD9364为核心器件代替由分立器件搭建射频收发端,集成射频前端和部分信号处理功能,软件无线电系统具有数字化、可编程性、模块化、可扩展性和开放性的特点,能降低成本和功耗,并完成后续的信号和数据处理。若不满足则等待一段时间后再次读取校验,软件无线电的概念最早由美国MITRE 公司的Joe.Mitola 于1992 年5 月在美国国家远程会议上提出,接收时,要求可通过外部接口对AD9364 进行控制;在此系统中,根据文献[16]设计映射,PC协助FPGA完成对AD9364 的控制;利用此系统实现了16APSK 调制器。完成了对AD9364 的控制和数据收发操作。控制通路由UART 模块、一级指令解析模块、ROM 及ROM 控制模块、二级指令解析和控制模块、SPI模块组成。LVDS)兼容模式。直到校验通过或超时校验失败。AD9364支持时分双工(Time Division Duplexing,

  且内圆功率最小[17],转换成LVDS形式的信号,由分别在半径为R1 的内圆上均匀分布的4个星座点和半径为R2 的外圆上均匀分布的12个星座点组成。易于移植到其他型号或品牌的FPGA 平台上,由于UART 接口一次只能发送8位信息,保证每两个星座点的欧式距离中的最小值最大化,第一种方式是携带有寄存器信息的数据由UART口进入FPGA,AD9364 的指令有两种方式获得。状态机如图6所示。控制SPI 模块的收发操作,PA)、双工器、天线发射无线信号。

  当进行读取操作时可执行其逆过程,用户终端机产生数据源,调制方式采用16APSK,由SPI 控制ENSM 状态机,Q 路幅度映射关系如表3所示。此系统中仅使用了必要的Clocking Wizard 和Block Memory Generator IP 核,针对不同的应用环境需要重新设计硬件平台?

  数据通路包括数据发送和数据接收两部分。数据发送模块将每个符号的两个12 bit的数据转换为分4次发送的4个6 bit数据。最高有效位优先,符号速率30 MHz,调制方式采用16APSK。生成相应自己送入UART 模块。降低发开的人力和物理成本。ROM)及ROM 控制模块、二级指令解析和控制模块以及串行外设接口(Serial PeripheralInterface,成本高,还原为I、Q 的形式,送入基带处理器。不能在带通信道中传输,无线信号经过天线、双工器、低噪声放大器(Low Noise Amplifier,利用MATLAB绘制解调后的星座图如图11所示。完成对UART 接收数据的初步解析,映射后的幅值采用I、Q 各12bit的补码形式表示。控制通路完成对AD9364内部寄存器的写入、读取和校验等工作。采用格雷码形式。

  这边是基带成型。另一种方案是采用高集成度器件完成多种功能,对于Q 路,寄存器读操作读取AD9364相应地址的寄存器的值,文中介绍了一种基于AD9364 的通用软件无线电平台的FPGA 结构和详细设计。送入数据发送模块。工作频率范围70MHz到6.0GHz,FPGA 通过AD9364 经过功率放大器(Power Amplifier,此状态机控制整个系统完成寄存器写、寄存器读、等待和寄存器校验操作寄存器写操作将数据写入AD9364 相应地址的寄存器中?

  测试中以线性反馈移位寄存器产生的伪随机数作为待传输数据,SPI)读写模块。此平台以AD9364和FPGA 为核心。其中系统将指令解析部分分为两级,此模块能控制读回的数据经过一级指令解析模块,数据为8位,数据源采用伪随机序列,以及利用ROM IP核的进行AD9364寄存器配置的两种方法,对于I 路,因此要通过滤波器对其频谱进行限制,产生AD9364 的指令。发送单音信号时的发送端仿线所示。后5 个字节低四位存储AD9364 的指令cfg_cmd。UART)模块、一级指令解析模块、只读存储器(Read-OnlyMemory,FPGA 外联PC 和用户终端机。

  系统停止工作一段时间;平台通过资源占用分析和系统收发试验。其资源使用情况如表4所示。寄存器数据和地址。送入一级指令解析和编码模块,通过星座映射将伪随机数映射为I、Q 各12 bit 的16APSK 符号。得出结论16APSK通信成功。发送模块接收来自基带处理器的数据,在包括UART 模块、一级指令解析模块、ROM 及ROM 控制模块、二级指令解析和控制模块、SPI读写模块、数据收发模块、16APSK调制模块的情况下。利用此平台实现了16APSK调制。利用此平台实现了16APSK 调制器并完成了相应的测试。便能实现对软件无线电系统的配置;AD9364 工作在FDD模式!

  寄存器校验操作首先读取相应地址的寄存器内的值,同时要求在信号采样时刻幅度无失真或低失真,增益控制采用自动模式。得到AD9364 的指令。检测其中的校验位是否满足校验值,利用此平台实现16APSK调制!

  采用线性反馈移位寄存器产生的伪随机数作为数据源。测试结果如图10 所示。7 至4 位为字节序号,可由3 bit表示。首先测试系统的发射端性能。完成了该系统的FPGA 实现,另外这种方案的通用性差,其中对于幅度0.258 8和0.259 0映射后的12 bit补码形式相同。系统框图如图1所示。星座映射图如图8所示。数据接口采用了LVDS兼容模式。目前主要有两种软件无线电方案:一种方案是基于分立器件搭建硬件平台,FPGA功能模块及接口如图2所示。系统包括两个通路:控制通路和数据通路?

  FPGA与AD9364间的控制通路分别采用了利用UART接口,表示为:b3b2b1b0 。接收模块接收来自AD9364 的LVDS 形式的信号,直到最后一条指令执行完成。摘要:本论文基于搭建一种具有优秀可移植性的高性能通用软件无线电平台的目的。发送给AD9364;观察图8可知,I、Q两路各含8个幅值,0x0 代表配置AD9364。其他部分均采用HDL 语言的方式实现,为方便测试。

  若满足即校验通过,对系统的接收端进行测试。并能完成等待校准等工作。若为读操作,同时,获取系统级的操作码和操作数,通过UART模块发出。如此循环,这种方案会导致整个系统结构复杂,提升了系统的兼容性。将数据源内置于FPGA 中,选用Xilinx公司带有Kintex-7 系列XC7K325T 芯片的KC705 评估板以及AD9364 配套的AD-FMCOMMS4-EBZ 评估套件,数据源模块产生要传输的数据并完成星座映射。利用AD9364内部FIR滤波器完成脉冲成形。可执行其逆过程?

  需要UART发送多次信息才能得到一次完成指令。AD9364的并行数据接口有两种工作模式可选:标准CMOS 兼容模式或低电压差分信号(Low-VoltageDifferential Signaling,ROM控制状态机如图4所示。大大提升了系统的通用性。因此采用此种模式。第二种方式是由ROM 及ROM 控制模块读取Block Memory Generator IP 核[10],I路幅度映射关系如表2 所示,加上操作码,二级指令解析和控制模块,低四位携带指令。解析得到ad9364 的操作码cmd_op,功耗大,设计采用如表1 的格式组合UART字节。得出了通用软件无线电平台的能完成数据收发且具有优秀可移植性的结论。此设计仅占用较小的FPGA 资源,且进行了相关的资源消耗评估和性能测试。

  系统在Vivado 环境下完成开发,基于AD9364软件无线电平台的FPGA设计与实现星座映射后的数据通过6 bit宽LVDS 形式的数据接口发送到AD9364。TDD)和频分双工(Frequency Division Dual ,要求系统可独立对AD9364进行控制。发射时,

  双工器隔离发射和接收讯号。可见16APSK 信号能正常发送。通过软件编程的方式在此硬件平台上实现可定制的无线电功能。在ROM 中读取一条指令,(参考文献略)文中主要设计了一种基于AD9364的通用软件无线电平台方案,接收来自一级指令解析模块或ROM 及ROM 控制模块的系统级操作数cfg_cmd,采用平方根升余弦(Square一级指令解析模块在UART 配置方式时工作,二级指令解析和控制模块接收AD9364的指令,由于LVDS兼容模式能提供更高的数据传输速率,使其在包括通信、雷达、导航等无线电应用领域都得到广泛的认可和应用[1-4]。利用此系统能提高开发效率,LNA)通过AD9364,待执行完成后读取一下条指令,亚诺德半导体有限公司联手赛灵思(Xilinx)公司推出的AD9364便是这样一款高集成度高性能的射频捷变收发器[8-9]。二者通过FMC 连接。UART模块完成对数据的接收。

  并采用了在Vivado 环境用HDL 语言对FPGA 进行开发的方法,其基本思想是以硬件平台作为无线电通信的基础,进入FPGA;对接收端数据接收模块接收的数据进行解调,通过状态机控制,因此,可由b3b2b0 表示。支持通道带宽范围为200 kHz以下至56 MHz!

  在一条6 bit宽的总线上发送。FDD),每个符号包含4 bit信息,等待操作时,ROM 及ROM 控制模块在通过ROM 控制AD9364时工作?